技经观察丨谁能挑战EUV光刻“霸权”

一、EUV光刻接近物理极限，面临巨大挑战

英特尔公司联合创始人戈登·摩尔（Gordon Moore）曾提出摩尔定律，指出“当价格不变时，集成电路上可容纳的元器件数量每18个月便会增加一倍，性能也提升一倍”。其本质目标是在单位面积的芯片上容纳更多的晶体管，以实现更强大的运算性能。

随着半导体芯片制程的不断微缩面临巨大挑战，极紫外光（EUV）光刻技术应运而生。这种技术利用极紫外光源进行微影，可以实现比传统光刻更高分辨率的图形，从而使得芯片上的器件可以更为紧凑地排列。这为制程微缩提供了更强大、更精细的工具，促进了芯片制造领域的技术进步。早在20世纪80年代，日本研究人员就开始研究EUV，但直到2010年，荷兰ASML公司才推出第一代EUV光刻机NXE 3100，到2015年制造出可量产机型。

ASML NXE 3100光刻机 图源：ASML

然而，尽管EUV光刻技术的出现为芯片微缩带来了新的可能性，但也伴随着一系列挑战。一是成本高昂。极端紫外光源和复杂的光学系统使得EUV光刻设备的采购和维护成本相对较高，限制了其在产业界的广泛应用。面向2nm制造的高数值孔径EUV光刻机的售价可达4亿美元，而每天消耗的电力超过3万千瓦时。二是EUV光刻工艺相对传统技术更为复杂。这包括对光学系统的高度精密调校和极紫外光的生成与控制。EUV工件台需要在超过5米/秒的高速、7G的高加速度下实现亚纳米级的精度。这种复杂性增加了技术实施的难度，可能影响加工器件的一致性和可靠性。因而，每一代EUV光刻在初期都面临着良品率较低、导入周期较长的问题，也导致了摩尔定律的放缓。

EUV光刻原理图 图源：Lasertec

ASML公司联席总裁范登布林克（Martin van den Blink）在2022年接受采访时曾暗示，即将出货的高数值孔径（High NA，NA=0.55）EUV光刻机Twinscan EXE:5200可能是ASML最后一代产品。虽然业界已经开始讨论超数值孔径（Hyper-NA，NA>0.7）光刻机，但范登布林克认为这种光刻机的成本将是难以承受的。因为波长再降低，反射角调整会导致巨大的光损失；光路上的反射镜如果继续增大，会导致光刻机体积庞大，难以生产和运输。受到物理条件的限制，EUV光刻机若想继续进步，进一步面临着研发难度、制造难度和成本的巨大挑战。

（一）EUV光刻尚未达到发展极限

当前，面向2nm、1nm级芯片制造的竞争依然激烈。三星和台积电等公司已在2022年启动了3nm芯片的生产，目前正推动2nm技术的研究工作。根据比利时微电子研究中心（Imec）发布的路线图，1nm制造技术有望在2030年推出。面向2nm和1nm芯片的制造，仍需依赖于EUV光刻制造工艺。这意味着EUV光刻仍将在一段时间内延续强劲发展势头。

台积电、三星、英特尔和Rapidus等公司都提出在2025年前后推出2nm芯片。

台积电公司表示，预计将于2025年量产2nm制程工艺，在相同功耗下，速度较3nm制程工艺快15%；在相同速度下，功耗最多可降低30%，晶体管密度提高15%。同时，台积电3nm制程技术团队已经开始研发1.4nm制程工艺。

三星公司计划从2025年开始量产2nm制程芯片，较3nm制程芯片性能提高12%、功效提高25%、面积减小5%。三星1.4nm制程芯片将于2027年投产。

英特尔公司预计将是ASML高数值孔径EUV光刻机的首家用户，将使用这种先进技术于2024年量产Intel 20A（2nm级）和Intel 18A（1.8nm级）工艺。根据其公布的工艺路线图，将在2025年、最早2024年推出18A工艺。

作为后发新秀，日本Rapidus公司与美国IBM公司合作开发2nm芯片，计划在2025年试产、2027年量产。Rapidus还与东京大学及法国半导体研究机构Leti合作开发1nm级的芯片。

当芯片制程突破1nm后，面临制造成本高昂和物理极限的限制，具体解决方案还有待深入探索。

图源：Thomasnet

（二）替代技术的进步具有十足驱动力，将快速迭代进步

EUV光刻替代技术的不断进步正推动半导体领域的快速进步。受到成本与效率的双重考量，以及近期半导体供应链安全问题的迫切压力，各国有十足动力开发EUV光刻的替代方案。国际电气电子工程师学会（IEEE）发布的国际器件与系统路线图（IRDS）明确将定向自组装（DSA）和纳米压印（NIL）列为下一代光刻技术的主要候选方案，与EUV光刻齐头并进。

尽管这些替代技术均呈现出巨大的潜力，但它们仍需深入的研究和改进，以解决技术成熟度和商业化方面的挑战。这一过程将为半导体产业提供新的发展机遇，推动技术的不断演进与升级。

编辑丨郑实